ในโลกของอุตสาหกรรมเซมิคอนดักเตอร์ การพัฒนาชิปเล็ต (Chiplet) กำลังกลายเป็นแนวทางหลักสำหรับการออกแบบชิปยุคใหม่ ล่าสุด Open Compute Project Foundation (OCP) และ JEDEC Solid State Technology Association ได้ประกาศเปิดตัว Chiplet Design Kits ชุดใหม่ ซึ่งจะช่วยให้ผู้ผลิตสามารถออกแบบและพัฒนาชิปเล็ตได้อย่างมีมาตรฐานและมีประสิทธิภาพมากขึ้น

Chiplet Design Kits ชุดใหม่นี้ได้รวมอยู่ใน JEDEC JEP30: Part Model Guidelines ซึ่งเป็นมาตรฐานสากลที่ช่วยให้ผู้ผลิตชิปสามารถสื่อสารข้อมูลของชิปเล็ตในรูปแบบอิเล็กทรอนิกส์ที่เป็นมาตรฐาน ลดความซับซ้อนของกระบวนการออกแบบและผลิต

รายละเอียดทางเทคนิคของ Chiplet Design Kits

ชุดออกแบบใหม่นี้ประกอบไปด้วยองค์ประกอบสำคัญ 4 ส่วน ได้แก่

1. Assembly & Substrate Design Kits
   • กำหนดมาตรฐานสำหรับการรวมชิปเล็ตที่มีโครงสร้างแตกต่างกันให้สามารถทำงานร่วมกันได้
   • มีรูปแบบการกำหนดค่าทางเรขาคณิต (Geometries), เลเยอร์ (Layers), การเชื่อมต่อ (Interconnects) และกระบวนการประกอบ (Assembly processes) ที่เป็นมาตรฐาน
   • รองรับ ระบบ interposer และ redistribution layers (RDL) ซึ่งใช้ในการเชื่อมต่อชิปเล็ตแบบ 2.5D และ 3D
2. Material Design Kit
   • เป็นกรอบแนวทางสำหรับการคัดเลือกวัสดุและการตรวจสอบคุณสมบัติของวัสดุที่ใช้ใน SiP
   • คำนึงถึงคุณสมบัติสำคัญ เช่น
     • ค่าคงที่ไดอิเล็กทริก (Dielectric constant) เพื่อควบคุมการสูญเสียสัญญาณ
     • การนำความร้อน (Thermal conductivity) เพื่อช่วยในการกระจายความร้อน
     • ความแข็งแรงทางกลไก (Mechanical strength) เพื่อความทนทานของโครงสร้าง
3. Test Design Kit
   • เป็นมาตรฐานสำหรับการวางแผน, ออกแบบ, และผลิตชิปเล็ต โดยให้ความสำคัญกับการทดสอบ (Testability)
   • กำหนดแนวทางมาตรฐานสำหรับองค์ประกอบที่เกี่ยวข้องกับการทดสอบ เช่น
     • การกำหนดจุดทดสอบ (Test elements)
     • กระบวนการตรวจสอบความถูกต้องของชิปเล็ตที่บูรณาการ (Test flow requirements)
     • การกำหนดองค์ประกอบที่ใช้สำหรับการทดสอบโดยเฉพาะ (Test-only elements)
4. มาตรฐานด้านความปลอดภัย
   • ไฟล์ของมาตรฐานต่าง ๆ ในชุดออกแบบใหม่นี้จะถูกเข้ารหัสลายเซ็นดิจิทัล (Digitally signed) เพื่อป้องกันการปลอมแปลงหรือความเสียหายของข้อมูลระหว่างการส่งต่อระหว่างผู้ผลิตชิปเล็ตและลูกค้า

ผลกระทบต่อผู้ผลิตชิป

มาตรฐานใหม่ของ OCP และ JEDEC ทำให้กระบวนการออกแบบและพัฒนาชิปเล็ตเป็นไปอย่างเป็นระบบมากขึ้น ผู้ผลิตสามารถเลือกใช้ชิปเล็ตจากหลายแหล่งได้โดยไม่ต้องกังวลเรื่องความเข้ากันได้ ซึ่งจะช่วยลดต้นทุนและเวลาในการพัฒนา โดยเฉพาะอย่างยิ่ง บริษัท Fabless (บริษัทที่ออกแบบชิปแต่ไม่ได้ผลิตเอง) จะสามารถเข้าถึงตลาดได้ง่ายขึ้น

อย่างไรก็ตาม สำหรับผู้ผลิตชิปแบบครบวงจร (Integrated Device Manufacturers – IDM) เช่น Intel, AMD และ TSMC อาจต้องปรับกลยุทธ์ เพราะแนวทางใหม่เปิดโอกาสให้บริษัทขนาดเล็กสามารถแข่งขันได้มากขึ้น

ผลกระทบต่อผู้ใช้ทั่วไป

เทคโนโลยีนี้อาจส่งผลให้ อุปกรณ์อิเล็กทรอนิกส์มีประสิทธิภาพสูงขึ้น ในราคาที่ถูกลง เนื่องจากกระบวนการผลิตที่มีประสิทธิภาพและต้นทุนลดลง ผู้ใช้ทั่วไปอาจได้รับประโยชน์จาก คอมพิวเตอร์, สมาร์ทโฟน, และอุปกรณ์ IoT ที่มีสมรรถนะดีขึ้น และอาจช่วยบรรเทาผลกระทบจากภาวะขาดแคลนชิปในอนาคต

โดยสรุป การประกาศของ OCP และ JEDEC ครั้งนี้ถือเป็นก้าวสำคัญที่อาจเปลี่ยนโฉมอุตสาหกรรมเซมิคอนดักเตอร์ไปสู่ระบบที่เปิดกว้างขึ้น ซึ่งจะเป็นประโยชน์ทั้งต่อผู้ผลิตและผู้บริโภคในอนาคต

---